高效视频编码标准（High　Efficiency　Video　Coding,HEVC）作为H.264/AVC的继任者，提高了约2倍的编码效率。但其编码数据的计算复杂度和依赖性的增加，使视频编码器在硬件实现上更加困难。尤其是对编码器视频数据的处理和存取以及编码器内部状态控制的实现带来挑战。本文基于HEVC的宏块编码流程，提出了一种满足整体编码器实时高效运行的视频数据的存取结构和协调编码器各模块的顶层控制的方案。整个设计基于VCS和VIVADO的联合仿真环境验证功能的正确性。并在Xilinx公司的VCU118型号的FPGA上完成上板验证。测试结果表明，综合后的编码器的主频为100　MHz，可以满足编码器实现1080P30@fps的编码需求。