高效视频编码标准（HEVC/H.　265）是目前国际市场上广泛采用的视频编码标准。基于上下文自适应二进制算术编码（CABAC）作为HEVC熵编码的核心编码方式，通过建立更加精准的概率模型，提高了算术编码的压缩效率。此外，HEVC定义了更多种类的语法元素并建立更复杂的编码结构，进一步减少信息冗余，从而降低了码率。然而，语法元素作为CABAC的输入，其预处理过程的高复杂性，增加了硬件并行难度，导致熵编码硬件的吞吐率难以提高，成为HEVC编码器实现更高分辨率实时编码的瓶颈之一。为了进一步加快熵编码模块的速度，本文设计了一种基于现场可编程门阵列（FPGA）的高吞吐量CABAC熵编码架构。该架构提出的预头信息编码、上下文模型初始化和编码单元（CU）结构优化策略，可以加快语法元素的产生，以供自适应二进制算术编码器使用；通过高效的残差编码架构和部分上下文索引流水计算方案，在保持高吞吐量的同时，可以减少由复杂计算带来的路径延迟，提高工作频率。本设计使用90　nm标准单元库进行综合，共使用了2.099×104个逻辑门数，工作频率可以达到200　MHz。本文对HEVC官方提供的视频序列进行仿真测试，统计了在不同量化参数（QP）下编码1个编码树单元（CTU）所需要的时间，实验统计数据表明，本文设计使得编码1个CTU的时间平均节省了38.2%。