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针对维特比译码器译码过程中速度制约的问题,设计了一种结构优化的维特比译码器.该结构通过蝶形单元的直通互连,使得在状态转移过程中不需要对路径度量值进行大范围存储,简化了路径度量值的存储与读取逻辑.并且可以根据不同的应用要求灵活配置蝶形处理单元的复用次数.最后,结合FPGA平台,利用Verilog硬件描述语言和Vivado软件对译码器进行设计与实现.综合实现结果表明,该译码器占用1 564个LUT单元,能够在100 MHz系统时钟下进行有效译码.
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微型机与应用
ISSN： 1674-7720
CN： 11-5881/TP
Year： 2017
Issue： 5
Page： 60-64
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