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采用FPGA可编程逻辑器件和硬件描述语言Verilog实现了时钟IP核数据传输、调时和闹铃等功能设计.在此基础上,分析和讨论IP核功能仿真和优化的方法,并通过Modelsim仿真工具和Design Compile逻辑综合优化工具对设计进行仿真、综合和优化,证明了设计的可行性.
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福州大学学报（自然科学版）
ISSN： 1000-2243
CN： 35-1337/N
Year： 2011
Issue： 6
Volume： 39
Page： 857-861
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